Reduced instruction set computer: verschil tussen versies
Verwijderde inhoud Toegevoegde inhoud
k r2.7.1) (Robot: toegevoegd: et:RISC |
Geen bewerkingssamenvatting |
||
Regel 1:
Een '''Reduced instruction set computer''', [[acroniem]] '''RISC''' is een [[Processor (
== Vergelijking CISC-RISC ==
De RISC-processor heeft minder schakelingen dan een CISC-processor en is daardoor eenvoudiger te maken en verder te miniaturiseren. Dit wordt bereikt door de kleinere [[instructieset]], eenvoudiger gecodeerde instructies en door het ontbreken van [[microcode]]. Wegens de kleinere instructieset moet de RISC-processor voor dezelfde opdracht meer instructies uitvoeren dan een CISC-processor. Dit kan echter gecompenseerd worden door een hogere verwerkingssnelheid. In de praktijk ontlopen de twee ontwerpprincipes elkaar niet veel in verwerkingssnelheid. Het belangrijkste verschil is het energieverbruik: RISC processoren zijn zuiniger.
Na de uitvinding van RISC, werd aanvankelijk wel gedacht dat CISC geen lang leven meer beschoren zou zijn. Maar doordat CISC-processoren complexer zijn, blijken er ook meer ontwerptrucs mogelijk. De ontwerp- en bouwkosten zijn hierdoor wel hoger, maar dat is bij zeer grote oplages overkomelijk.
Regel 44 ⟶ 45:
Ook hebben sommige RISC-processors (zoals de [[SPARC]]) meerdere registersets. Dit maakt het mogelijk om functionaliteit waarvoor normaal de [[Stack (informatica)|stack]] (in het langzame geheugen) gebruikt wordt nu enkel met (snelle) registers uit te voeren. Eigenlijk wordt de stack gesimuleerd in het registergeheugen waarbij een stackframe niet uit een aantal geheugencellen bestaat, maar uit een aantal registers. Dit kan leiden tot een behoorlijke snelheidswinst.
===Geïntegreerd
Instructies die op het geheugen werken zijn langzaam, omdat het geheugen langzaam is en ook omdat processor en geheugen gescheiden zijn door een [[bus (elektronica)|bus]]. Om dit op te lossen werd op een gegeven moment een zogenaamde Level2-[[Cache (tijdelijk geheugen)|cache]] geïntroduceerd. Hoewel deze een behoorlijke snelheidswinst oplevert, is hij nog steeds te langzaam om een optimale RISC-architectuur te realiseren. Daarom gebruikt men in RISC-machines meestal ook nog een geïntegreerde cache (ook wel ''on-chip cache'' genoemd). Deze bevindt zich op de processor zelf. Deze geïntegreerde cache wordt vervolgens meestal opgedeeld in een instructie-cache en een data-cache.
Regel 54 ⟶ 55:
De x86 heeft al sinds de [[Intel 80286|i286]] een zekere mate van pipelining, en de i486 heeft inmiddels een 5-traps pipeline. Ook heeft de i486 een [[Cache (tijdelijk geheugen)|cache]]-geheugen van 8 kilobyte dat geïntegreerd is in de processor.
== Zie ook ==
* [[MIPS (CPU)|MIPS]]: een klassieke RISC-processor
* [[Pipeline-architectuur]]
| |||