Reduced instruction set computer: verschil tussen versies

Verwijderde inhoud Toegevoegde inhoud
3wisemen (overleg | bijdragen)
k sp
Mexicano (overleg | bijdragen)
Regel 45:
 
===Geïntegreerd cache-geheugen===
Instructies die op het geheugen werken zijn langzaam, omdat het geheugen langzaam is en ook omdat processor en geheugen gescheiden zijn door een [[bus (elektronica)|bus]]. Om dit op te lossen werd op een gegeven moment een zogenaamde Level2-[[Cache (tijdelijk geheugen)|cache]] geïntroduceerd. Hoewel deze een behoorlijke snelheidswinst oplevert, is hij nog steeds te langzaam om een optimale RISC-architectuur te realiseren. Daarom gebruikt men in RISC-machines meestal ook nog een geïntegreerde cache (ook wel ''on-chip cache'' genoemd). Deze bevindt zich op de processor zelf. Deze geïntegreerde cache wordt vervolgens meestal opgedeeld in een instructie-cache en een data-cache.
 
== RISC en CISC: Intel x86 processoren ==
Regel 52:
Beginnend met de [[Intel 80486|i486]] is Intel tot op heden bezig geweest om RISC-concepten te introduceren in haar [[x86-instructieset|x86]] processors. Zo zijn sommige veelgebruikte instructies (zoals MOV) bij de i486 in de hardware geïmplementeerd, en worden alleen de complexere opdrachten door microcode uitgevoerd.
 
De x86 heeft al sinds de [[Intel 80286|i286]] een zekere mate van pipelining, en de i486 heeft inmiddels een 5-traps pipeline. Ook heeft de i486 een [[Cache (tijdelijk geheugen)|cache]]-geheugen van 8 kilobyte dat geïntegreerd is in de processor.
 
==Zie ook==